고속 이더넷 링크의 FEC 성능 평가 방법

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고속 이더넷 링크의 FEC 성능 검증

고속 이더넷 링크를 테스트하려면 사용 중인 오류 수정 메커니즘을 평가해야 합니다. 이 프로세스에서는 오류의 원인을 식별하는데, 순방향 오류 수정(FEC) 기호 오류 또는 포트 전자장치, 광 트랜스시버, 케이블로 인해 발생한 PCS 레인 오류일 수 있습니다. 사전 FEC 비트 오류율(BER), FEC 기호 밀도, 수정이 불가능한 FEC 부호워드의 수, 프레임 손실률과 같은 측정값을 사용해 링크의 상태를 판별합니다.

고속 이더넷 링크의 FEC 성능을 검증하기 위한 테스트 설정의 경우 테스트 대상 디바이스와 비트 오류율 테스터(BERT)가 스트레스를 받는 몇몇 레인을 대체합니다. 광 루프백이 테스트 대상 디바이스에서 광 트랜스시버로 이동하는데, 동축 인터페이스에 대한 전기 루프백을 대신 사용할 수 있습니다. 디버깅 시에는 실시간 오실로스코프를 사용하십시오.

800GE 순방향 오류 수정 분석 솔루션

FEC 분석 솔루션

고속 이더넷 링크는 높은 비트 오류율(BER), 필수적인 순방향 오류 수정(FEC), PCS 성능 문제, 다양한 스위치 설계 및 구성을 포함해 새로운 과제들을 제시합니다. 데이터 전송 속도가 빠른 키사이트의 다채널 FEC 테스트 솔루션은 광범위한 계층 1–3 이용 사례의 테스트 커버리지를 제공하며 유의미한 오류를 감지하고 상호연관시키기 위해 모든 이더넷 레인에 대한 가시성을 제공합니다.
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