高速イーサネットリンクのFEC性能を評価する方法

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高速イーサネットリンクのFEC性能の検証

高速イーサネットリンクのテストには、お使いの誤差補正メカニズムの評価が必要です。 このプロセスでは、ポートエレクトロニクス、光トランシーバー、ケーブルから発生する前方誤り訂正(FEC)シンボルエラー、またはPCSレーンエラーのどちらであるか、エラー原因を特定します。 Pre-FECビット・エラー・レート(BER)、FECシンボル密度、訂正不可能なFECコードワードの数、およびフレーム損失率のような測定値はリンクの正常性を決定するのに使われています。

高速イーサネットリンクのFEC性能を検証するテストのセットアップには、被試験デバイスと、ストレスのかかるレーンの一部を置き換えるためのビット・エラー・レート・テスタ(BERT)が含まれています。 光ループバックは被試験デバイスから光トランシーバーにわたりますが、代替として同軸インタフェースへの電気ループバックを使用することができます。 デバッグ目的として、リアルタイムオシロスコープをお使いください。

800GE 前方誤り訂正解析

FEC解析ソリューション

高速イーサネットリンクによって、ビット・エラー・レート(BER)の増加、前方誤り訂正(FEC)必須化、PCS性能問題、スイッチ設計や実装の違いなど、新たな課題が発生します。 キーサイトの高データレート、マルチチャネルFECテストソリューションは、広範囲のレイヤー1～3ユースケースのテストカバレージを提供し、意味のあるエラーを検出して相関をとるためのすべてのイーサネットレーンの可視化を実現します。
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